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RISC-V Pipeline CPU設計與實作

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最後更新日期 2026-03-27

課程分類:RISC-V課程發展計畫／ 114年度
課程簡介:

這個課程主要介紹RISC-V Single-Cycle和Pipeline CPU的設計與實作，該課程分為課堂講解以及實驗操作如下
單元一: 介紹RISC-V I/S/R/B-Type 指令集和RISC-V CPU處理器的Datapath/Control unit
單元二: 介紹RISC-V Pipeline CPU的運作方式(forwarding和Hazard detection unit)
單元三: 利用RTL實作RISC-V I/S/R/B-Type指令集到Single-Cycle CPU處理器上
單元四: 部署Single Cycle CPU的RTL實作到FPGA板子上執行C程式

課程介紹影片:

課程附件

更新時間 2026-03-27 10:12:02

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單元一: RISC-V Single-Cycle CPU硬體架構

RISC-V-114年度-RISC-V Pipeline CPU設計與實作-單元一: RISC-V Single-Cycle CPU硬體架構-1.pdf(2.35 MB)

更新時間 2026-03-27 10:12:02

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單元二: RISC-V Pipeline CPU硬體架構

RISC-V-114年度-RISC-V Pipeline CPU設計與實作-單元二: RISC-V Pipeline CPU硬體架構-1.pdf(2.73 MB)

更新時間 2026-03-27 10:14:13

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單元三: 部署 RISC-V Single-Cycle CPU RTL FPGA

RISC-V-114年度-RISC-V Pipeline CPU設計與實作-單元三: 部署 RISC-V Single-Cycle CPU RTL FPGA-1.pdf(1.57 MB)

更新時間 2026-03-27 10:16:48

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單元四: RISC-V 處理器RTL實驗

RISC-V-114年度-RISC-V Pipeline CPU設計與實作-單元四: RISC-V 處理器RTL實驗-1.zip(4.20 MB)

課程Q&A

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